PHY 칩
개요
PHY 칩(Physical Layer Chip, 물리계층 칩)은 통신 네트워크에서 데이터 전송의 가장 하위 계층인 물리 계층(Physical Layer)을 담당하는 하드웨어 구성 요소입니다. 이 칩은 디지털 신호를 아날로그 신호로 변환하거나 그 반대로 변환하는 역할을 수행하며, 네트워크 인터페이스 카드(NIC), 라우터, 스위치, 모뎀, IoT 장치 등 다양한 네트워크 장비에 내장되어 있습니다. PHY 칩은 데이터 링크 계층과 물리 매체 사이의 인터페이스를 제공하여 신뢰성 있는 데이터 전송을 가능하게 합니다.
기능과 작동 원리
물리 계층의 역할
PHY 칩은 OSI 7계층 모델의 1계층(물리 계층)에 해당하며, 다음 기능을 수행합니다:
- 디지털 데이터를 전기적, 광학적, 무선 신호 등 물리적 매체에 적합한 형태로 변환
- 신호의 변조/복조, 드라이브, 수신 감도 조절
- 신호 무결성 유지 및 노이즈 제거
- 케이블 연결 상태 감지 및 속도/이중화(Duplex) 모드 자동 협상
예를 들어, 이더넷 통신에서 PHY 칩은 MAC(Media Access Control) 컨트롤러로부터 전달받은 디지털 패킷을 전기 신호로 변환하여 UTP 케이블을 통해 전송하고, 반대로 수신된 아날로그 신호를 디지털 데이터로 복원합니다.
주요 작동 과정
- 신호 변환: MAC에서 전달된 직렬 디지털 데이터를 아날로그 전기 신호(예: 100BASE-TX의 경우 MLT-3 인코딩)로 변환
- 신호 증폭 및 드라이브: 전송 거리에 맞게 신호를 적절히 증폭하여 송신
- 수신 및 복원: 외부로부터 수신된 약한 아날로그 신호를 증폭하고 디지털 신호로 복원
- 자동 협상(Auto-negotiation): 연결된 장치와 통신 속도(10/100/1000 Mbps) 및 이중화 모드(Full/Half Duplex)를 자동으로 결정
PHY 칩의 종류
PHY 칩은 사용되는 통신 규격과 매체에 따라 여러 종류로 나뉩니다.
1. 이더넷 PHY 칩
가장 일반적인 형태로, IEEE 802.3 표준을 따릅니다. 주로 다음 종류가 있습니다:
| 종류 |
전송 속도 |
사용 매체 |
| 10BASE-T PHY |
10 Mbps |
UTP 케이블 |
| 100BASE-TX PHY |
100 Mbps |
UTP 케이블 |
| 1000BASE-T PHY |
1 Gbps |
UTP 케이블 (Cat 5e 이상) |
| 2.5GBASE-T / 5GBASE-T PHY |
2.5 / 5 Gbps |
고성능 UTP |
| 10GBASE-T PHY |
10 Gbps |
Shielded twisted pair |
이더넷 PHY 칩은 MII(Media Independent Interface), RMII, GMII, RGMII 등의 인터페이스를 통해 MAC 계층과 연결됩니다.
2. 광통신용 PHY 칩 (Optical PHY)
광섬유 네트워크에서 사용되며, 전기 신호를 광 신호로 변환하는 광 송수신기(Transceiver)와 결합되어 SFP, SFP+, QSFP 모듈 내부에 포함됩니다. 주로 데이터 센터나 장거리 통신에 사용됩니다.
3. 무선 통신 PHY 칩
Wi-Fi, 블루투스, Zigbee 등 무선 프로토콜에서도 PHY 칩은 물리 신호 처리를 담당합니다. 예를 들어, Wi-Fi의 경우 OFDM 변조 방식을 사용하여 무선 주파수 대역에 데이터를 전송합니다.
PHY 칩과 MAC의 관계
PHY 칩은 일반적으로 MAC 컨트롤러(또는 MAC 계층 프로세서)와 함께 작동합니다. MAC은 데이터 프레임 형성, 충돌 감지(CSMA/CD), 주소 처리 등을 담당하고, PHY는 그 결과를 실제 신호로 변환합니다.
- 인터페이스 예시:
- MII (Media Independent Interface): 10/100 Mbps 이더넷용, 4-bit 병렬 인터페이스
- RGMII (Reduced Gigabit MII): 1 Gbps 이더넷용, 핀 수를 줄인 고속 인터페이스
- SGMII (Serial Gigabit MII): 직렬 인터페이스로 고집적 설계에 유리
이러한 인터페이스는 시스템 설계의 유연성을 제공하며, 다양한 MAC과 PHY 칩을 조합할 수 있게 합니다.
주요 제조사 및 제품 예시
- Broadcom: 고성능 이더넷 PHY 칩 공급 (예: BCM848xx 시리즈)
- Microchip (구 Microsemi): 산업용 및 자동차용 PHY 칩
- Texas Instruments: 저전력 및 산업용 PHY 솔루션
- Realtek: 저가형 네트워크 카드 및 소비자 기기용 PHY 칩 (예: RTL8211 시리즈)
- Marvell: 고속 데이터 센터용 2.5G/5G/10G PHY 칩
응용 분야
- 컴퓨터 네트워크: 데스크탑, 랩톱의 내장형 LAN 포트
- 산업 자동화: 산업용 이더넷(예: PROFINET, EtherCAT)에서의 실시간 통신
- 자동차 네트워크: 자동차 내부 통신을 위한 100BASE-T1, 1000BASE-T1 PHY
- IoT 장치: 저전력 PHY 칩을 활용한 스마트 센서 및 게이트웨이
- 데이터 센터: 고속 광학 및 전기적 PHY 칩을 통한 서버 간 연결
결론
PHY 칩은 네트워크 통신의 기반이 되는 핵심 하드웨어 구성 요소로, 디지털 정보를 물리적 신호로 변환하고 수신하는 역할을 수행합니다. 네트워크의 안정성, 속도, 거리 등은 PHY 칩의 성능에 크게 좌우되며, 다양한 통신 환경에 맞춰 설계된 수많은 종류의 PHY 칩이 존재합니다. 네트워크 기술의 발전에 따라 고속화, 저전력화, 소형화가 지속적으로 요구되며, PHY 칩의 기술 진화도 함께 진행되고 있습니다.
고속 전송 기술 및 PAM4 변조
최근 25G, 40G, 100G 이상의 초고속 이더넷 PHY에서는 기존의 NRZ(Non-Return to Zero) 방식의 한계를 극복하기 위해 PAM4(Pulse Amplitude Modulation 4) 변조 방식이 도입되었습니다.
NRZ vs PAM4 비교
NRZ는 신호 레벨을 2단계(0, 1)로 구분하여 한 심볼당 1비트를 전송하는 반면, PAM4는 4단계(0, 1, 2, 3)의 전압 레벨을 사용하여 한 심볼당 2비트를 전송합니다. 이를 통해 동일한 대역폭에서 전송 속도를 2배로 높일 수 있습니다.
| 비교 항목 |
NRZ (PAM2) |
PAM4 |
| 전압 레벨 |
2단계 (Low, High) |
4단계 (0, 1, 2, 3) |
| 심볼당 비트 수 |
1 bit / symbol |
2 bits / symbol |
| 대역폭 효율 |
낮음 |
높음 (2배 효율) |
| 신호 대 잡음비(SNR) |
높음 (판별 용이) |
낮음 (전압 간격 좁음) |
| 에러 발생률 |
낮음 |
높음 (FEC 필수적) |
| 주요 적용 |
1G, 10G 이더넷 |
50G, 100G, 400G 이더넷 |
고급 신호 처리 및 복구 과정
단순한 신호 변환을 넘어, 초고속 통신 환경에서 데이터 신뢰성을 확보하기 위해 다음과 같은 기술적 과정이 PHY 칩 내부에서 수행됩니다.
FEC (Forward Error Correction, 전방 오류 수정)
PAM4와 같은 고속 변조 방식은 전압 간격이 좁아 노이즈에 취약하며 비트 에러율(BER)이 상승합니다. 이를 해결하기 위해 PHY 칩은 FEC 기능을 통해 송신 측에서 중복 데이터를 추가하고, 수신 측에서 이를 이용해 오류를 스스로 검출하고 수정하여 재전송 없이 데이터를 복구합니다.
클록 복구 (Clock Recovery)
수신된 아날로그 신호는 송신 측의 클록과 완전히 일치하지 않을 수 있습니다. PHY 칩 내부의 CDR(Clock and Data Recovery) 회로는 수신 신호의 에지(Edge)를 추적하여 송신 측의 클록을 재생성하고, 정확한 타이밍에 데이터를 샘플링하여 지터(Jitter)를 최소화합니다.
MDIO 인터페이스 및 레지스터 설정
MAC과 PHY 사이의 제어 통신을 위해 MDIO(Management Data Input/Output) 인터페이스가 사용됩니다. 이는 SMI(Serial Management Interface)라고도 하며, MAC이 PHY의 상태를 모니터링하거나 설정을 변경하는 데 사용됩니다.
MDIO 작동 원리
MDIO는 2선식(MDC: 클록, MDIO: 데이터) 직렬 버스로, 하나의 MDC 라인에 여러 개의 PHY 칩을 연결할 수 있는 공유 버스 구조입니다. 각 PHY는 고유의 PHY 주소를 가집니다.
레지스터 설정 예시
PHY 칩 내부에는 표준 레지스터(IEEE 802.3)와 제조사 정의 레지스터가 존재합니다.
- 제어 레지스터 (Control Register, 0x00): 속도 설정, Full/Half Duplex 설정, 자동 협상 활성화 등을 수행합니다.
- 상태 레지스터 (Status Register, 0x01): 링크 연결 상태(Link Up/Down), 자동 협상 완료 여부를 확인합니다.
[설정 시나리오 예시]
1. PHY 주소 지정: MAC이 MDIO 버스를 통해 특정 PHY 주소(예: 0x01)에 접근.
2. 자동 협상 활성화: 제어 레지스터(0x00)의 Auto-Negotiation Enable 비트를 1로 설정.
3. 상태 확인: 상태 레지스터(0x01)를 주기적으로 읽어 Link Status 비트가 1이 되었는지 확인.
4. 속도 확인: 협상이 완료되면 특정 레지스터를 읽어 최종 결정된 속도(예: 1000Mbps)를 확인.
SerDes 구조 및 블록 다이어그램
초고속 PHY의 핵심은 SerDes(Serializer/Deserializer) 기술입니다. 이는 병렬 데이터를 고속 직렬 데이터로 변환하여 전송 효율을 극대화하는 구조입니다.
SerDes 블록 다이어그램 개념
[Parallel Data] $\rightarrow$ (Serializer) $\rightarrow$ [High-Speed Serial Data] $\rightarrow$ (Channel/Cable) $\rightarrow$ [High-Speed Serial Data] $\rightarrow$ (Deserializer) $\rightarrow$ [Parallel Data]
주요 내부 블록:
- PMA (Physical Medium Attachment): 실제 전기적 신호를 생성하고 전송하는 아날로그 회로 (Driver, Equalizer 포함).
- PCS (Physical Coding Sublayer): 8b/10b 또는 64b/66b 인코딩을 통해 DC 밸런스를 맞추고 동기화 패턴을 삽입.
- PLL (Phase Locked Loop): 고정밀 고주파 클록을 생성하여 데이터 전송 타이밍을 제어.
PHY 칩의 설계 고려사항 및 기술적 과제
고성능 PHY 칩 설계 시 다음과 같은 물리적/전기적 제약 사항을 해결해야 합니다.
- 전력 소비 및 발열 관리: 전송 속도가 올라갈수록 전력 소모가 급증하며, 이는 칩의 발열로 이어져 성능 저하(Thermal Throttling)를 유발합니다. 저전력 공정 도입 및 효율적인 전원 관리 회로 설계가 필수적입니다.
- 전자기 간섭(EMI) 억제: 고주파 신호는 주변 회로에 전자기 노이즈를 방출하여 오작동을 일으킬 수 있습니다. 차동 신호(Differential Signaling) 방식과 적절한 쉴딩(Shielding) 설계가 요구됩니다.
- 신호 무결성(Signal Integrity) 확보: 전송 선로의 임피던스 불일치로 인한 신호 반사, 고주파 성분의 감쇠(Attenuation) 현상이 발생합니다. 이를 보정하기 위해 송신단에서는 Pre-emphasis, 수신단에서는 CTLE(Continuous Time Linear Equalizer) 및 DFE(Decision Feedback Equalizer) 기술을 적용합니다.
최신 기술 트렌드
- 에너지 효율 이더넷 (EEE, IEEE 802.3az): 데이터 전송이 없는 유휴 시간(Idle) 동안 PHY의 일부 회로를 저전력 모드로 전환하여 전력 소비를 획기적으로 줄이는 기술입니다.
- 칩렛(Chiplet) 구조 도입: 단일 다이(Die)로 모든 기능을 구현하는 대신, 아날로그 PHY 부분과 디지털 로직 부분을 별도의 칩렛으로 제조하여 패키징함으로써 수율을 높이고 공정 최적화를 달성하는 추세입니다.
- AI 가속기용 초고속 인터페이스: GPU 및 NPU 간의 방대한 데이터 교환을 위해 기존 이더넷 PHY를 넘어선 초고속/저지연 PHY(예: NVLink, CXL 기반 PHY)의 발전이 가속화되고 있으며, 이는 더 높은 보드레이트와 정밀한 신호 제어 기술을 요구합니다.
PHY 칩의 하드웨어 인터페이스 및 핀 맵(Pinout) 특성
PHY 칩의 물리적 설계는 MAC과의 논리적 연결뿐만 아니라, 외부 매체로 나가는 아날로그 경로의 최적화가 핵심입니다.
MAC-PHY 인터페이스 비교
MAC과 PHY 사이의 인터페이스는 핀 수와 전송 속도에 따라 선택됩니다.
| 인터페이스 |
전송 속도 |
데이터 버스 폭 |
클록 속도 |
특징 |
| MII |
10/100 Mbps |
4-bit |
25 MHz |
표준 인터페이스, 핀 수가 많음 |
| RMII |
10/100 Mbps |
2-bit |
50 MHz |
MII의 핀 수를 줄인 저전력/소형 설계용 |
| GMII |
1 Gbps |
8-bit |
125 MHz |
기가비트 표준, 배선 복잡도가 매우 높음 |
| RGMII |
1 Gbps |
4-bit |
125 MHz |
GMII의 핀 수를 절반으로 줄인 범용 기가비트 인터페이스 |
물리적 연결 경로 및 하드웨어 구성
- 차동 쌍(Differential Pair) 배선: PHY 칩의 MDI(Medium Dependent Interface) 핀에서 나가는 신호는 $\text{TX}+/\text{TX}-$, $\text{RX}+/\text{RX}-$ 형태의 차동 쌍으로 구성됩니다. 이는 외부 노이즈를 상쇄하고 신호 무결성을 유지하기 위함이며, PCB 설계 시 두 라인의 길이를 동일하게 맞추는 길이 매칭(Length Matching)이 필수적입니다.
- 매그네틱(Magnetics/Transformer) 연결: PHY 칩과 RJ45 커넥터 사이에는 절연 변압기(Isolation Transformer)가 배치됩니다. 이는 공통 모드 노이즈를 제거하고, 서로 다른 접지 전위를 가진 장치 간의 전기적 충격으로부터 칩을 보호합니다.
- RJ45 커넥터 경로: 매그네틱을 거친 신호는 최종적으로 RJ45 커넥터의 8개 핀으로 연결되며, 1000BASE-T의 경우 4쌍의 모든 선을 사용하여 전이중 통신을 수행합니다.
PHY 칩의 진단 및 테스트 방법
PHY 칩은 하드웨어 레벨에서 네트워크 연결 상태와 물리적 결함을 진단할 수 있는 다양한 기능을 제공합니다.
- 루프백(Loopback) 테스트: 송신단에서 보낸 데이터를 수신단으로 즉시 되돌려 보내는 모드입니다. 내부 루프백(MAC-PHY 사이)과 외부 루프백(PHY-케이블 사이)으로 나뉘며, 이를 통해 MAC 컨트롤러의 정상 작동 여부와 PHY 칩의 송수신 경로를 개별적으로 검증할 수 있습니다.
- BER(Bit Error Rate) 측정: 전송된 총 비트 수 대비 오류가 발생한 비트의 비율을 측정하여 물리 계층의 품질을 정량화합니다. 이는 케이블 품질 저하나 전자기 간섭(EMI) 수준을 판단하는 척도가 됩니다.
- TDR(Time Domain Reflectometry): 전기 펄스를 송신한 후, 케이블의 단선이나 임피던스 불일치 지점에서 반사되어 돌아오는 신호를 분석합니다. 이를 통해 케이블의 어느 지점에서 단선이 발생했는지 물리적 거리를 계산하여 확인할 수 있습니다.
물리 계층의 전기적 보호 기능
PHY 칩은 단순한 신호 변환을 넘어, 외부 환경으로부터 시스템을 보호하는 전기적 방어선 역할을 수행합니다.
- 임피던스 매칭(Impedance Matching): 전송 선로의 특성 임피던스(일반적으로 UTP의 경우 $100\Omega$)와 PHY 칩의 입력/출력 임피던스를 일치시켜 신호 반사(Reflection)를 최소화하고 전송 효율을 극대화합니다.
- 전기적 절연(Isolation): 매그네틱 변압기를 통해 물리적으로 분리된 절연 구조를 가짐으로써, 낙뢰나 서지(Surge)와 같은 고전압 유입 시 메인 보드의 CPU나 MAC 컨트롤러로 과전류가 흐르는 것을 차단하여 장비를 보호합니다.
최근 산업용 IoT 및 자동차 네트워크에서는 기존 4쌍(8선)의 케이블을 1쌍(2선)으로 줄인 SPE(Single Pair Ethernet) 기술이 도입되고 있습니다.
SPE의 특징 및 장단점
SPE(예: 10BASE-T1S, 100BASE-T1)는 배선 효율성을 극대화한 최신 PHY 트렌드입니다.
| 구분 |
기존 이더넷 (4-Pair) |
SPE (Single Pair) |
| 케이블 구조 |
4쌍 (8선) |
1쌍 (2선) |
| 무게 및 부피 |
무거움, 배선 복잡 |
매우 가벼움, 단순함 |
| 전송 거리 |
최대 100m |
규격에 따라 수 km까지 확장 가능 |
| 전력 공급 |
PoE (Power over Ethernet) |
PoDL (Power over Data Line) |
| 장점 |
높은 대역폭, 표준화된 범용성 |
비용 절감, 무게 감소, 설치 용이성 |
| 단점 |
케이블 비용 및 무게 부담 |
상대적으로 낮은 전송 속도 |
크로스토크 억제 및 PCB 설계 가이드라인
고속 신호 전송 시 인접한 배선 간에 전자기적 결합으로 인해 간섭이 발생하는 크로스토크(Crosstalk) 현상은 신호 무결성을 해치는 주요 원인입니다.
크로스토크 억제 기술
- 내부 필터링: PHY 칩 내부의 적응형 필터(Adaptive Filter)와 에코 캔슬러(Echo Canceller)를 통해 인접 쌍에서 유입되는 누설 신호를 계산하여 제거합니다.
- 차동 신호 최적화: $\text{TX}+/\text{TX}-$와 $\text{RX}+/\text{RX}-$ 쌍 사이의 간격을 충분히 확보하여 상호 간섭을 줄입니다.
PCB 레이아웃 설계 예시
크로스토크를 억제하기 위한 물리적 설계 가이드라인은 다음과 같습니다.
- 가드 트레이스(Guard Trace) 배치: 신호선 사이에 접지(GND) 패턴을 배치하여 전자기적 차폐막을 형성합니다.
- 직교 배선(Orthogonal Routing): 서로 다른 층의 신호선이 교차할 때는 반드시 수직(90도)으로 교차시켜 결합 면적을 최소화합니다.
- 그라운드 플레인(Ground Plane) 확보: 신호선 바로 아래층에 끊김 없는 접지면을 배치하여 리턴 패스(Return Path)를 최단 거리로 확보하고 루프 인덕턴스를 줄입니다.
- 비아(Via) 최소화: 신호 경로의 층 변경을 최소화하여 임피던스 불연속 지점을 줄입니다.
참고 자료
관련 문서: MAC 계층, 이더넷, OSI 모델, 네트워크 인터페이스 카드(NIC), SFP 모듈
# PHY 칩
## 개요
**PHY 칩**(Physical Layer Chip, 물리계층 칩)은 통신 네트워크에서 데이터 전송의 가장 하위 계층인 **물리 계층**(Physical Layer)을 담당하는 하드웨어 구성 요소입니다. 이 칩은 디지털 신호를 아날로그 신호로 변환하거나 그 반대로 변환하는 역할을 수행하며, 네트워크 인터페이스 카드(NIC), 라우터, 스위치, 모뎀, IoT 장치 등 다양한 네트워크 장비에 내장되어 있습니다. PHY 칩은 데이터 링크 계층과 물리 매체 사이의 인터페이스를 제공하여 신뢰성 있는 데이터 전송을 가능하게 합니다.
## 기능과 작동 원리
### 물리 계층의 역할
PHY 칩은 OSI 7계층 모델의 **1계층**(물리 계층)에 해당하며, 다음 기능을 수행합니다:
- 디지털 데이터를 전기적, 광학적, 무선 신호 등 물리적 매체에 적합한 형태로 변환
- 신호의 변조/복조, 드라이브, 수신 감도 조절
- 신호 무결성 유지 및 노이즈 제거
- 케이블 연결 상태 감지 및 속도/이중화(Duplex) 모드 자동 협상
예를 들어, 이더넷 통신에서 PHY 칩은 MAC(Media Access Control) 컨트롤러로부터 전달받은 디지털 패킷을 전기 신호로 변환하여 UTP 케이블을 통해 전송하고, 반대로 수신된 아날로그 신호를 디지털 데이터로 복원합니다.
### 주요 작동 과정
1. **신호 변환**: MAC에서 전달된 직렬 디지털 데이터를 아날로그 전기 신호(예: 100BASE-TX의 경우 MLT-3 인코딩)로 변환
2. **신호 증폭 및 드라이브**: 전송 거리에 맞게 신호를 적절히 증폭하여 송신
3. **수신 및 복원**: 외부로부터 수신된 약한 아날로그 신호를 증폭하고 디지털 신호로 복원
4. **자동 협상**(Auto-negotiation): 연결된 장치와 통신 속도(10/100/1000 Mbps) 및 이중화 모드(Full/Half Duplex)를 자동으로 결정
## PHY 칩의 종류
PHY 칩은 사용되는 통신 규격과 매체에 따라 여러 종류로 나뉩니다.
### 1. 이더넷 PHY 칩
가장 일반적인 형태로, IEEE 802.3 표준을 따릅니다. 주로 다음 종류가 있습니다:
| 종류 | 전송 속도 | 사용 매체 |
|------|----------|-----------|
| 10BASE-T PHY | 10 Mbps | UTP 케이블 |
| 100BASE-TX PHY | 100 Mbps | UTP 케이블 |
| 1000BASE-T PHY | 1 Gbps | UTP 케이블 (Cat 5e 이상) |
| 2.5GBASE-T / 5GBASE-T PHY | 2.5 / 5 Gbps | 고성능 UTP |
| 10GBASE-T PHY | 10 Gbps | Shielded twisted pair |
이더넷 PHY 칩은 **MII**(Media Independent Interface), **RMII**, **GMII**, **RGMII** 등의 인터페이스를 통해 MAC 계층과 연결됩니다.
### 2. 광통신용 PHY 칩 (Optical PHY)
광섬유 네트워크에서 사용되며, 전기 신호를 광 신호로 변환하는 **광 송수신기**(Transceiver)와 결합되어 **SFP**, **SFP+**, **QSFP** 모듈 내부에 포함됩니다. 주로 데이터 센터나 장거리 통신에 사용됩니다.
### 3. 무선 통신 PHY 칩
Wi-Fi, 블루투스, Zigbee 등 무선 프로토콜에서도 PHY 칩은 물리 신호 처리를 담당합니다. 예를 들어, Wi-Fi의 경우 OFDM 변조 방식을 사용하여 무선 주파수 대역에 데이터를 전송합니다.
## PHY 칩과 MAC의 관계
PHY 칩은 일반적으로 **MAC 컨트롤러**(또는 MAC 계층 프로세서)와 함께 작동합니다. MAC은 데이터 프레임 형성, 충돌 감지(CSMA/CD), 주소 처리 등을 담당하고, PHY는 그 결과를 실제 신호로 변환합니다.
- **인터페이스 예시**:
- **MII (Media Independent Interface)**: 10/100 Mbps 이더넷용, 4-bit 병렬 인터페이스
- **RGMII (Reduced Gigabit MII)**: 1 Gbps 이더넷용, 핀 수를 줄인 고속 인터페이스
- **SGMII (Serial Gigabit MII)**: 직렬 인터페이스로 고집적 설계에 유리
이러한 인터페이스는 시스템 설계의 유연성을 제공하며, 다양한 MAC과 PHY 칩을 조합할 수 있게 합니다.
## 주요 제조사 및 제품 예시
- **Broadcom**: 고성능 이더넷 PHY 칩 공급 (예: BCM848xx 시리즈)
- **Microchip (구 Microsemi)**: 산업용 및 자동차용 PHY 칩
- **Texas Instruments**: 저전력 및 산업용 PHY 솔루션
- **Realtek**: 저가형 네트워크 카드 및 소비자 기기용 PHY 칩 (예: RTL8211 시리즈)
- **Marvell**: 고속 데이터 센터용 2.5G/5G/10G PHY 칩
## 응용 분야
- **컴퓨터 네트워크**: 데스크탑, 랩톱의 내장형 LAN 포트
- **산업 자동화**: 산업용 이더넷(예: PROFINET, EtherCAT)에서의 실시간 통신
- **자동차 네트워크**: 자동차 내부 통신을 위한 100BASE-T1, 1000BASE-T1 PHY
- **IoT 장치**: 저전력 PHY 칩을 활용한 스마트 센서 및 게이트웨이
- **데이터 센터**: 고속 광학 및 전기적 PHY 칩을 통한 서버 간 연결
## 결론
PHY 칩은 네트워크 통신의 기반이 되는 핵심 하드웨어 구성 요소로, 디지털 정보를 물리적 신호로 변환하고 수신하는 역할을 수행합니다. 네트워크의 안정성, 속도, 거리 등은 PHY 칩의 성능에 크게 좌우되며, 다양한 통신 환경에 맞춰 설계된 수많은 종류의 PHY 칩이 존재합니다. 네트워크 기술의 발전에 따라 고속화, 저전력화, 소형화가 지속적으로 요구되며, PHY 칩의 기술 진화도 함께 진행되고 있습니다.
## 고속 전송 기술 및 PAM4 변조
최근 25G, 40G, 100G 이상의 초고속 이더넷 PHY에서는 기존의 NRZ(Non-Return to Zero) 방식의 한계를 극복하기 위해 **PAM4(Pulse Amplitude Modulation 4)** 변조 방식이 도입되었습니다.
### NRZ vs PAM4 비교
NRZ는 신호 레벨을 2단계(0, 1)로 구분하여 한 심볼당 1비트를 전송하는 반면, PAM4는 4단계(0, 1, 2, 3)의 전압 레벨을 사용하여 한 심볼당 2비트를 전송합니다. 이를 통해 동일한 대역폭에서 전송 속도를 2배로 높일 수 있습니다.
| 비교 항목 | NRZ (PAM2) | PAM4 |
| :--- | :--- | :--- |
| **전압 레벨** | 2단계 (Low, High) | 4단계 (0, 1, 2, 3) |
| **심볼당 비트 수** | 1 bit / symbol | 2 bits / symbol |
| **대역폭 효율** | 낮음 | 높음 (2배 효율) |
| **신호 대 잡음비(SNR)** | 높음 (판별 용이) | 낮음 (전압 간격 좁음) |
| **에러 발생률** | 낮음 | 높음 (FEC 필수적) |
| **주요 적용** | 1G, 10G 이더넷 | 50G, 100G, 400G 이더넷 |
## 고급 신호 처리 및 복구 과정
단순한 신호 변환을 넘어, 초고속 통신 환경에서 데이터 신뢰성을 확보하기 위해 다음과 같은 기술적 과정이 PHY 칩 내부에서 수행됩니다.
### FEC (Forward Error Correction, 전방 오류 수정)
PAM4와 같은 고속 변조 방식은 전압 간격이 좁아 노이즈에 취약하며 비트 에러율(BER)이 상승합니다. 이를 해결하기 위해 PHY 칩은 **FEC** 기능을 통해 송신 측에서 중복 데이터를 추가하고, 수신 측에서 이를 이용해 오류를 스스로 검출하고 수정하여 재전송 없이 데이터를 복구합니다.
### 클록 복구 (Clock Recovery)
수신된 아날로그 신호는 송신 측의 클록과 완전히 일치하지 않을 수 있습니다. PHY 칩 내부의 **CDR(Clock and Data Recovery)** 회로는 수신 신호의 에지(Edge)를 추적하여 송신 측의 클록을 재생성하고, 정확한 타이밍에 데이터를 샘플링하여 지터(Jitter)를 최소화합니다.
## MDIO 인터페이스 및 레지스터 설정
MAC과 PHY 사이의 제어 통신을 위해 **MDIO(Management Data Input/Output)** 인터페이스가 사용됩니다. 이는 SMI(Serial Management Interface)라고도 하며, MAC이 PHY의 상태를 모니터링하거나 설정을 변경하는 데 사용됩니다.
### MDIO 작동 원리
MDIO는 2선식(MDC: 클록, MDIO: 데이터) 직렬 버스로, 하나의 MDC 라인에 여러 개의 PHY 칩을 연결할 수 있는 공유 버스 구조입니다. 각 PHY는 고유의 PHY 주소를 가집니다.
### 레지스터 설정 예시
PHY 칩 내부에는 표준 레지스터(IEEE 802.3)와 제조사 정의 레지스터가 존재합니다.
* **제어 레지스터 (Control Register, 0x00):** 속도 설정, Full/Half Duplex 설정, 자동 협상 활성화 등을 수행합니다.
* **상태 레지스터 (Status Register, 0x01):** 링크 연결 상태(Link Up/Down), 자동 협상 완료 여부를 확인합니다.
**[설정 시나리오 예시]**
1. **PHY 주소 지정**: MAC이 MDIO 버스를 통해 특정 PHY 주소(예: 0x01)에 접근.
2. **자동 협상 활성화**: 제어 레지스터(0x00)의 `Auto-Negotiation Enable` 비트를 1로 설정.
3. **상태 확인**: 상태 레지스터(0x01)를 주기적으로 읽어 `Link Status` 비트가 1이 되었는지 확인.
4. **속도 확인**: 협상이 완료되면 특정 레지스터를 읽어 최종 결정된 속도(예: 1000Mbps)를 확인.
## SerDes 구조 및 블록 다이어그램
초고속 PHY의 핵심은 **SerDes(Serializer/Deserializer)** 기술입니다. 이는 병렬 데이터를 고속 직렬 데이터로 변환하여 전송 효율을 극대화하는 구조입니다.
### SerDes 블록 다이어그램 개념
`[Parallel Data]` $\rightarrow$ **(Serializer)** $\rightarrow$ `[High-Speed Serial Data]` $\rightarrow$ **(Channel/Cable)** $\rightarrow$ `[High-Speed Serial Data]` $\rightarrow$ **(Deserializer)** $\rightarrow$ `[Parallel Data]`
**주요 내부 블록:**
- **PMA (Physical Medium Attachment):** 실제 전기적 신호를 생성하고 전송하는 아날로그 회로 (Driver, Equalizer 포함).
- **PCS (Physical Coding Sublayer):** 8b/10b 또는 64b/66b 인코딩을 통해 DC 밸런스를 맞추고 동기화 패턴을 삽입.
- **PLL (Phase Locked Loop):** 고정밀 고주파 클록을 생성하여 데이터 전송 타이밍을 제어.
## PHY 칩의 설계 고려사항 및 기술적 과제
고성능 PHY 칩 설계 시 다음과 같은 물리적/전기적 제약 사항을 해결해야 합니다.
- **전력 소비 및 발열 관리**: 전송 속도가 올라갈수록 전력 소모가 급증하며, 이는 칩의 발열로 이어져 성능 저하(Thermal Throttling)를 유발합니다. 저전력 공정 도입 및 효율적인 전원 관리 회로 설계가 필수적입니다.
- **전자기 간섭(EMI) 억제**: 고주파 신호는 주변 회로에 전자기 노이즈를 방출하여 오작동을 일으킬 수 있습니다. 차동 신호(Differential Signaling) 방식과 적절한 쉴딩(Shielding) 설계가 요구됩니다.
- **신호 무결성(Signal Integrity) 확보**: 전송 선로의 임피던스 불일치로 인한 신호 반사, 고주파 성분의 감쇠(Attenuation) 현상이 발생합니다. 이를 보정하기 위해 송신단에서는 **Pre-emphasis**, 수신단에서는 **CTLE(Continuous Time Linear Equalizer)** 및 **DFE(Decision Feedback Equalizer)** 기술을 적용합니다.
## 최신 기술 트렌드
- **에너지 효율 이더넷 (EEE, IEEE 802.3az)**: 데이터 전송이 없는 유휴 시간(Idle) 동안 PHY의 일부 회로를 저전력 모드로 전환하여 전력 소비를 획기적으로 줄이는 기술입니다.
- **칩렛(Chiplet) 구조 도입**: 단일 다이(Die)로 모든 기능을 구현하는 대신, 아날로그 PHY 부분과 디지털 로직 부분을 별도의 칩렛으로 제조하여 패키징함으로써 수율을 높이고 공정 최적화를 달성하는 추세입니다.
- **AI 가속기용 초고속 인터페이스**: GPU 및 NPU 간의 방대한 데이터 교환을 위해 기존 이더넷 PHY를 넘어선 초고속/저지연 PHY(예: NVLink, CXL 기반 PHY)의 발전이 가속화되고 있으며, 이는 더 높은 보드레이트와 정밀한 신호 제어 기술을 요구합니다.
## PHY 칩의 하드웨어 인터페이스 및 핀 맵(Pinout) 특성
PHY 칩의 물리적 설계는 MAC과의 논리적 연결뿐만 아니라, 외부 매체로 나가는 아날로그 경로의 최적화가 핵심입니다.
### MAC-PHY 인터페이스 비교
MAC과 PHY 사이의 인터페이스는 핀 수와 전송 속도에 따라 선택됩니다.
| 인터페이스 | 전송 속도 | 데이터 버스 폭 | 클록 속도 | 특징 |
| :--- | :--- | :--- | :--- | :--- |
| **MII** | 10/100 Mbps | 4-bit | 25 MHz | 표준 인터페이스, 핀 수가 많음 |
| **RMII** | 10/100 Mbps | 2-bit | 50 MHz | MII의 핀 수를 줄인 저전력/소형 설계용 |
| **GMII** | 1 Gbps | 8-bit | 125 MHz | 기가비트 표준, 배선 복잡도가 매우 높음 |
| **RGMII** | 1 Gbps | 4-bit | 125 MHz | GMII의 핀 수를 절반으로 줄인 범용 기가비트 인터페이스 |
### 물리적 연결 경로 및 하드웨어 구성
1. **차동 쌍(Differential Pair) 배선**: PHY 칩의 MDI(Medium Dependent Interface) 핀에서 나가는 신호는 $\text{TX}+/\text{TX}-$, $\text{RX}+/\text{RX}-$ 형태의 차동 쌍으로 구성됩니다. 이는 외부 노이즈를 상쇄하고 신호 무결성을 유지하기 위함이며, PCB 설계 시 두 라인의 길이를 동일하게 맞추는 **길이 매칭(Length Matching)**이 필수적입니다.
2. **매그네틱(Magnetics/Transformer) 연결**: PHY 칩과 RJ45 커넥터 사이에는 절연 변압기(Isolation Transformer)가 배치됩니다. 이는 공통 모드 노이즈를 제거하고, 서로 다른 접지 전위를 가진 장치 간의 전기적 충격으로부터 칩을 보호합니다.
3. **RJ45 커넥터 경로**: 매그네틱을 거친 신호는 최종적으로 RJ45 커넥터의 8개 핀으로 연결되며, 1000BASE-T의 경우 4쌍의 모든 선을 사용하여 전이중 통신을 수행합니다.
## PHY 칩의 진단 및 테스트 방법
PHY 칩은 하드웨어 레벨에서 네트워크 연결 상태와 물리적 결함을 진단할 수 있는 다양한 기능을 제공합니다.
- **루프백(Loopback) 테스트**: 송신단에서 보낸 데이터를 수신단으로 즉시 되돌려 보내는 모드입니다. 내부 루프백(MAC-PHY 사이)과 외부 루프백(PHY-케이블 사이)으로 나뉘며, 이를 통해 MAC 컨트롤러의 정상 작동 여부와 PHY 칩의 송수신 경로를 개별적으로 검증할 수 있습니다.
- **BER(Bit Error Rate) 측정**: 전송된 총 비트 수 대비 오류가 발생한 비트의 비율을 측정하여 물리 계층의 품질을 정량화합니다. 이는 케이블 품질 저하나 전자기 간섭(EMI) 수준을 판단하는 척도가 됩니다.
- **TDR(Time Domain Reflectometry)**: 전기 펄스를 송신한 후, 케이블의 단선이나 임피던스 불일치 지점에서 반사되어 돌아오는 신호를 분석합니다. 이를 통해 케이블의 어느 지점에서 단선이 발생했는지 물리적 거리를 계산하여 확인할 수 있습니다.
## 물리 계층의 전기적 보호 기능
PHY 칩은 단순한 신호 변환을 넘어, 외부 환경으로부터 시스템을 보호하는 전기적 방어선 역할을 수행합니다.
- **임피던스 매칭(Impedance Matching)**: 전송 선로의 특성 임피던스(일반적으로 UTP의 경우 $100\Omega$)와 PHY 칩의 입력/출력 임피던스를 일치시켜 신호 반사(Reflection)를 최소화하고 전송 효율을 극대화합니다.
- **전기적 절연(Isolation)**: 매그네틱 변압기를 통해 물리적으로 분리된 절연 구조를 가짐으로써, 낙뢰나 서지(Surge)와 같은 고전압 유입 시 메인 보드의 CPU나 MAC 컨트롤러로 과전류가 흐르는 것을 차단하여 장비를 보호합니다.
## Single Pair Ethernet (SPE) 규격
최근 산업용 IoT 및 자동차 네트워크에서는 기존 4쌍(8선)의 케이블을 1쌍(2선)으로 줄인 **SPE(Single Pair Ethernet)** 기술이 도입되고 있습니다.
### SPE의 특징 및 장단점
SPE(예: 10BASE-T1S, 100BASE-T1)는 배선 효율성을 극대화한 최신 PHY 트렌드입니다.
| 구분 | 기존 이더넷 (4-Pair) | SPE (Single Pair) |
| :--- | :--- | :--- |
| **케이블 구조** | 4쌍 (8선) | 1쌍 (2선) |
| **무게 및 부피** | 무거움, 배선 복잡 | 매우 가벼움, 단순함 |
| **전송 거리** | 최대 100m | 규격에 따라 수 km까지 확장 가능 |
| **전력 공급** | PoE (Power over Ethernet) | PoDL (Power over Data Line) |
| **장점** | 높은 대역폭, 표준화된 범용성 | 비용 절감, 무게 감소, 설치 용이성 |
| **단점** | 케이블 비용 및 무게 부담 | 상대적으로 낮은 전송 속도 |
## 크로스토크 억제 및 PCB 설계 가이드라인
고속 신호 전송 시 인접한 배선 간에 전자기적 결합으로 인해 간섭이 발생하는 **크로스토크(Crosstalk)** 현상은 신호 무결성을 해치는 주요 원인입니다.
### 크로스토크 억제 기술
- **내부 필터링**: PHY 칩 내부의 적응형 필터(Adaptive Filter)와 에코 캔슬러(Echo Canceller)를 통해 인접 쌍에서 유입되는 누설 신호를 계산하여 제거합니다.
- **차동 신호 최적화**: $\text{TX}+/\text{TX}-$와 $\text{RX}+/\text{RX}-$ 쌍 사이의 간격을 충분히 확보하여 상호 간섭을 줄입니다.
### PCB 레이아웃 설계 예시
크로스토크를 억제하기 위한 물리적 설계 가이드라인은 다음과 같습니다.
1. **가드 트레이스(Guard Trace) 배치**: 신호선 사이에 접지(GND) 패턴을 배치하여 전자기적 차폐막을 형성합니다.
2. **직교 배선(Orthogonal Routing)**: 서로 다른 층의 신호선이 교차할 때는 반드시 수직(90도)으로 교차시켜 결합 면적을 최소화합니다.
3. **그라운드 플레인(Ground Plane) 확보**: 신호선 바로 아래층에 끊김 없는 접지면을 배치하여 리턴 패스(Return Path)를 최단 거리로 확보하고 루프 인덕턴스를 줄입니다.
4. **비아(Via) 최소화**: 신호 경로의 층 변경을 최소화하여 임피던스 불연속 지점을 줄입니다.
## 참고 자료
- IEEE 802.3 표준 문서 (이더넷 물리 계층)
- [Microchip LAN8720 데이터시트](https://www.microchip.com)
- [Texas Instruments DP83848 PHY 칩 설명서](https://www.ti.com)
- OSI 모델 관련 ITU-T 및 ISO 표준
> **관련 문서**: MAC 계층, 이더넷, OSI 모델, 네트워크 인터페이스 카드(NIC), SFP 모듈